前言

目前  ，在许多应用领域  ，例如处理器、移动电话、调制解调器等产品  ，SOC技术已经成为主要的研究方向 。 这类SOC芯片整合了数字逻辑电路、模拟电路、内存模块以及知识产权(IP)核  ，甚至将微处理器、外围接口、通信模块皆能包括于一芯片中 。 SOC芯片的应用  ，对于提升系统性能、减少系统能耗、降低系统的电磁干扰、提高系统的集成度都有很大的帮助  ，顺应了产品轻薄短小的趋势 。

安捷伦公司推出的93000 SOC测试系统  ，完全满足业界需求  ，对于高速数字电路、嵌入式内存、混UED登录入口号测试都提出了有效的解决方案 。

嵌入式内存测试

嵌入式内存是SOC芯片不可或缺的组成部分  ，因此其测试以及分析的方法也就相当重要 。 93000 SOC测试系统在内存的测试上  ，无须额外的硬件  ，可直接将高速数字测试通道  ，作为内存测试之用  ，以达到全速测试的目的  ，同时在运行中切换逻辑与内存测试  ，能有效提高产率  ，并进一步作冗余分析和修补 。

内存测试与除错

首先  ，在93000提供的APG(算法图码发生器)软件中  ，UED登录入口可以描述出待测的内存大小  ，包含X和Y方向的地址数、I/O位数及其与实体地址的关系  ，即所谓的不规则图码 。 因为93000 SOC系统的独立通道架构  ，在资源安排上  ，可任意使用1024 个测试通道  ，几乎没有I/O数的限制  ，也因此在DUT 板设计与引脚安排上更具有弹性 。 当待测对象有多个内存块  ，或者是对嵌入式内存  ，只有部份引脚用于内存测试时  ，利用APG中可定义多个测试端口的功能  ，可以指定不同的引脚至不同的测试端口 。 但是仍须定义存取的运作  ，比如读和写  ，以及这些运作中是否需要多任务或流水线处理 。

接着便需选择测试图码  ，其目的在于利用一连串的读写动作重复测试内存的每一个单元  ，不同的图码可检测到不同的制程错误  ，例如固定错误、耦合错误等 。 93000已将校验板、步进6N等标准的内存测试图码作成图库  ，使用者可直接选取  ，或者  ，根据待测物的特定需求  ，使用ASCII格式自行编辑图码 。

内存测试的图码需占用大量的向量内存  ，以12×12的256Mb SRAM做一次步进6N为例  ，扫描所有的地址需要约10M的周期  ，这还不含其它功能测试的向量 。 如采用具有独立通道架构的93000测试系统  ，使用软件式APG能大大压缩系统内存的占用量至原本的1/19,500  ，即约剩536周期 。 因此  ，在测试具有多功能的SOC芯片上  ，便不须担心因为加入内存测试而需增加系统的内存资源 。

内存模块因其不同的电路架构  ，而须特别的除错工具  ，以便观察待测对象出问题的地方是在哪里 。 93000专为内存测试提供了位图与错误存储二种除错工具  ，另外诸如状态列表、示波器与时序图亦可做为辅助使用 。

冗余修补

随着高容量内存出现  ，只要有故障便丢弃整块内存的方式变得不切实际  ，通常2Mb以上的SRAM/DRAM  ，可在模块上增加多余的行或列  ，利用激光绕开故障的点 。 至于有限的行或列是否足以修补故障  ，则须由测试系统判断 。

一般的内存测试系统都有其判断是否足以修补的算法  ，但很难说是否为最佳化  ，尤其当待测对象较简单时 。 93000提供的是一种动态的冗余判断  ，当发现有故障点时  ，其地址与I/O资料会传回利用C编辑的判断程序处理 。 如果仍可以修补则继续测试工作  ，反之  ，已知该芯片已无剩余的列或行可使用 。 当发现还有故障的地址  ，表示已无法修补而必须丢弃时  ，其它的点就可跳过  ，直接测试另一个项目或跳至下一块芯片  ，以节省测试时间 。

高速测试的挑战

对于高速数字电路的测试  ，93000 SOC系统同样也具有完备的解决方案 。 目前  ，93000 SOC的P 系列产品具有600MHz、800MHz直至1GHz的测试能力  ，其NP系列产品  ，更具有高达10GHz的测试能力  ，充分满足了高速CPU和网络处理器的测试需求 。 但是  ，高速电路的测试不但要求测试系统的能力  ，也对整个测试UED登录入口提出了更高的要求 。

一般而言  ，UED登录入口首先会面临到传输线的问题  ，传输线材质的不同  ，其相对的电容特性及电感特性也不一样 。 在低速传输的UED登录入口中  ，传输线本身的电容效应  ，电感效应对于传输的信息不至于有太大的影响  ，但在高速传输的UED登录入口之下  ，电容效应和电感效应造成了传输信息的失真  ，无论在芯片内部的数据传输或是在芯片外部的应用方面  ，UED登录入口可以预见传输线本身的材质及电器特性在高速UED登录入口下的重要性 。

在芯片的测试UED登录入口中  ，包含了测试系统  ，配套设备如送片机/ 负载板 或是探头/探头卡及芯片本身等几个主要因素 。 在整个测试过程中  ，测试系统送出相关的测试向量  ，通过负载板/探头卡到芯片输入端  ，然后接收由芯片输出端送出的经由芯片内部逻辑运算后的结果来判断测试的正确性 。 这样的的过程看似简单  ，但在高速的UED登录入口下  ，测试系统与配套设备间的接口或者配套设备与芯片间的接口  ，由于接触点的吻合程度  ，或者彼此的电气特性不同  ，会导致阻抗匹配的问题 。 为使阻抗匹配,可以在各个接口之间利用匹配电路来补偿接口两侧的阻抗特性  ，如果有一侧为开路端  ，则需要在端点加上终端电阻来避免信号的全反射 。

在各种测试系统中  ，往返延时(RTD)是一项由于系统本身与芯片之间的连接而具有的一种特征  ，为了确保芯片能够不受传输延时影响  ，系统本身可校验提前送信号到芯片输入端  ，或者延迟比较由芯片输出端传回的信号来补偿这样的影响 。 然而  ，这种现象若是发生在一个I/O 通道上  ，当驱动信号与比较信号发生的时间太靠近时  ，这种补偿是没有效用的  ，这种发生在传输线上信号冲突的情形称为总线争用  ，在高速传输的测试中  ，发生的机率较高 。 为了避免这种情形可由测试程序的图码和定时来考量  ，将驱动传送信号前的信号比较情形改为不予考虑或将两者的时间设定分开至少一个RTD的时间  ，在此同时最好能与芯片的设计者一起讨论以确保错误覆盖率 。

高速数字信号的测试所能容忍的误差范围相对较小  ，在测试条件、 测试UED登录入口的制定上更需全面考虑 。 对于负载板或探头卡的材质及其走线方式、 测试系统的精确度、系统本身的架构或是芯片本身的电气特性等  ，都必须在构建相关的测试UED登录入口初期有完整的评估