测试设备控制器(Tester Controller)是对测试资源进行控制的中心；时序发生器(Timing Generator)、地址发生器(Address Generator)和数据发生器(Data Generator)则是生成测试算法的核心  ，可以进行根据地址、数据产生所需的算法模式：通道电路(Pin Electronics  ，PE)通常含有驱动通道和比较通道  ，可驱动DUT或对其输出进行采样；错误检查(Error Detection)则存放、处理PE送来的比较结果 。 电源(Power supplier)给DUT供电；参数测试单元PMU(Parametric Measurement Unit)可以进行电压、电流等参数测试；时钟发生器(Clock Generator)提供同步信号测试控制器(Test Control)提供逻辑控制能力 。

存储器ATE的特点是能在一个指令周期内进行大量的操纵  ，以实现各种失效模式的检测；失效模式随芯片容量提高、工艺进步而不断复杂化  ，使得测试成本逐步攀升[5] 。 降低测试成本的可行方法是提高测试的并行度(Parallelism)  ，即  ，同时测试大量的DUT 。

为进行高度并行的测试  ，有两类不同的存储器测试构架："Share Resource"构架和"Tester-per-Site"构架 。 "Share Resource"ATF测试时许多DUT共享一套图1所示的测试资源；"Tester-per-Site"构架中每个DUT拥有专用的测试资源[6] 。 通常  ，测试TT0值较高的NVM芯片时  ，"Tester-per一Site"测试机较有优势 。 TTO是指利用已有资源每多测一个DUT时  ，测试时间的增加比率；如该比率高  ，则利用专用资源测试较为有利 。 目前  ，ATE技术的发展使得为每个DUT提供专用测试资源不仅在技术上可行  ，而且在成本上有效利用高度集成化的ATE技术  ，"Tester-per-Site"构架的每个Test Site甚至有能力同时测试多个DUT 。

高度并行测试的实现需要可靠而灵活的接口技术  ，因为其他测试资源都需经过最后一段传输线才能发挥作用 。

3 移动存储器件MCP测试方案检验标准

3.1移动存储器件MCP的组成及其测试

目前用于移动通信的MCP主要由SRAM/PSRAM、DRAM和Flash(NOR和NAND)等组成 。 NOR用于执行代码的存储  ，NAND用于数据存储；SRAM/PSRAM、DRAM用作为缓存或工作内存 。

FLASH存储器芯片测试的显著特点是测试时间长  ，其芯片编程和擦除需要时间[7];调节参考单元(Reference Cell)时多次测量门限电压也需要时间 。 SRAM/PSRAM、DRAM测试的算法较复杂[8] 。

测试时间长及算法复杂意味着测试成本较高 。 在下面的小节中  ，将会研究MCP结构带来的最终测试难点 。

3.2 MCP结构及影响最终测试的难点

MCP芯片有两种主流结构：NOR-PSRAM-NAND型和NAND一LPSDRAM型  ，其应用情况系统结构如图2所示 。 其中  ，图2(a)所示的NOR-PSRAM-NAND型最为普遍  ，其优点是可靠性高、低功耗、速度适中；随着NAND成本优势的提高  ，图2(b)中的NAND-LPSDRAM结构正在增多 。 随应用的多元化需求  ，已出现了多达5～6个裸晶组成的MCP结构[9] 。

由图2中MCP的应用系统考虑  ，其测试有以下一些特点：

(1)组成裸晶工作在不同的总线上 。 如图2(a)所示  ，NAND和NOR/PSRAM集成在一起但工作在不同的总线上  ，接口(I/F)不同  ，其工作频率、数据宽度可能不同 。

(2)芯片的管脚数目不固定 。 如图2(a)中NOR Flash、PSRAM可共用数据线、地址线  ，NAND则需要独立的地址、数据线  ，但各裸晶都有独立电源及控制线 。

(3)最终测试必须保持良好的良率 。 DUT已经经过晶圆侦测、切割、封装  ，由测试本身引入的良率损失必须减到最低；故最终测试工艺需要保持高良率  ，一般应在95％以上 。

综上所述  ，以现在常用的测试方法  ，对MCP测试时应该对各裸晶进行分步测试  ，一般采用"多次测试"方法[10]  ，即采用不同设备针对某种类型的裸晶  ，依次进行测试 。 以NOR-PSRAM-NAND MCP的"多次测试"流程为例  ，先用Flash测试设备进行 。 NOR的测试  ，再将通过测试的芯片送到下一个平台测试NAND  ，最后测试PSRAM 。 虽然可以针对每个裸晶进行测试优化  ，但是其缺点显而易见：

(1)需要多种测试设备  ，其投资成本(Capital Cost)非常昂贵；

(2)每个裸晶需要不同的接口板(Interface Board)  ，其消耗性成本很高 。 而MCP产品演化很快  ，接口板生命周期趋短  ，这进一步增加了成本 。

(3)总的良品率损失(Yield Loss)是每个平台良品率损失之和；良率损失难以控制 。 每次测试都由机械手(Handler)拾取芯片  ，压入在测试座(Socket)上  ，物理损坏如断管脚(Bent Lead)等时有发生 。 所引入的成本很高  ，记作Cinsertion(Cost of Insertion) 。

其中：Vunit是整个MCP芯片的价值  ，Li表示每个平台上"Insertion"引起的良率损失  ，n是总的平台个数 。 因为MCP由多个裸晶组成  ，Vunit通常很高 。

(4)更换平台、再将芯片加热或降温到一定温度  ，测试时间会显著增加；这直接影响到测试设备的利用率 。

3.3 MCP最终测试方案应达到的3个标准

在保证测试可靠性的情况下  ，降低测试成本(Cost of Test)是自动测试的总体目标 。 文献[11]进行了详细测试成本分析  ，UED登录入口可以看到：

即：测试成本Ctest随设备总成本Ctest增加而上升  ，而设备利用率提高而下降 。 故从降低总成本、增加利用率的角度出发  ，针对上述"多次测试"的诸多缺点  ，UED登录入口可以得到MCP最终测试良好的解决方案应该是满足以下3个标准：

(1)"单次测试"(0ne Insertion Test)  ，在一个平台上一次测试MCP所有裸晶  ，则不必另外使用其他设备及接口成本、降低良率损失、减少测试时间；

(2)灵活的测试构架  ，能适应MCP产品生命周期中DUT管脚不断变化  ，能满足MCP组成的多元化  ，保证设备投资的长期有效性；

(3)有效的接口  ，不增加资源的情况下  ，发挥测试资源的优点  ，提高利用率 。

4 基于VERSATEST测试设备的最终测试解 决方案

4.1并行的灵活构架和测试通道的全I/0设计

如前所述存在着两种测试构架  ，"Tester-per-Site"构架和"Share Resource"构架；而目前的发展趋势则是两者的混合类型 。 以VERSATEST测试设备为例  ，其具有典型的"Tester-per-Site"并行测试构架  ，每个Test Site完全相同  ，可以通过增加数量进行扩展 。 但为保证灵活性  ，在测试少管脚DUT是可利用Multi-DUT per Site(MDPS)技术由一个Test Site测试多个芯片  ，而在测试多管脚DUT是可利用(Combine Resource Mode(CRM)技术将多个Test Site合并起来 。

这种灵活性有力地支持了MCP的最终测试：并行构架使得测试设备具有良好的可扩展性；可根据需要选用合适的平行度 。 通道较少的工程设备开发的测试程序可直接用于HVM设备  ，能降低开发测试程序的时间和成本 。

此外  ，测试通道(PE)采用全I/0设计也有利于MCP产品的快速变换 。 全I/0测试通道使得在测试管脚10数目不断变换的MCP较为方便  ，同时也简化了DUT接口板的设计 。 最重要的  ，该通道设计和PIM有效配合实现可靠的"单次测试" 。

4.2 针对MCP最终测试的接口技术

为利用现有的测试资源  ，该技术的核心是利用可编程的接口阵列  ，将测试资源在测试流程中不同时间段分配到不同的通道；这样测试程序(Test Program)可以利用已有的测试资源  ，一次性完成测试 。

单个测试头多达4096个测试通道在测试多裸晶MCP  ，要将通道连接在数倍于通道数目的测试点上  ，需要切换网络(Switch Network)；有3个主要问题：空间限制、信号完整性及配置柔性 。 前两个问题比较直观；配置柔性  ，首先是指可方便地配置通道测试多个裸晶  ，其次指通道必须能灵活选用  ，保证能利用有限的数据进行时域反射(Time Domain Reflect)校正 。 切换网络通常采用继电器(机械开关)或FET(电子开关)来实现  ，空间限制使继电器实现不可行；而分离FET器件对静电效应(ESD)敏感且又需要空间；两者均不能保证配置柔性 。

针对空间问题  ，UED登录入口引入了实现开关矩阵的ASIC芯片Kiowa  ，如图3所示为支持4个测试通道(PEn  ，n=l  ，2  ，3  ，4)的Kiowa ASIC结构原理图  ，(PE_n  ，n=1  ，2  ，3  ，4)通过相应通道开关选择阵列(Channel Switch Array)  ，连接到4个DUT的管脚通道(DUTx_n  ，x=A  ，B  ，C  ，D  ，n=1  ，2  ，3  ，4)；且该ASIC采用100管脚芯片级封装(Chip Scale Package) 。

为了保证电性能  ，开关矩阵不能显著增加信号通道的容性阻抗；否则会滞后高性能存储器的上升时间  ，或使普通存储器件无法驱动 。 故在设计中尽可能简化信号通道  ，减少容性门电路的数量；且在走线时各开关支路尽量减短分支短根(Stub)的长度 。 最后  ，为以减少串扰  ，每个通道均和其它3个通道良好隔离 。 在DUT压入芯片座时会积累静电荷  ，开关矩阵必须有静电保护；除了电源、接地的二极管箝位电路  ，每个测试通道还连接到一个串行电阻和一个容抗100nF电容上；虽会增加一定的容性负载  ，但却大大提高了可靠性[11] 。

针对配置柔性问题  ，串行总线(Chan Serial Interface)连接各个ASIC  ，系统可通过SDL、SCK、RESET#、SLE、SDO对其配置和检测 。 在测试项目中  ，PE1可以同时驱动DUTx_l4个不同芯片管脚或其中任意一个；在读取时  ，可以连接到其中任意一个 。 整个ASIC就作为可以编程控制的接口部件：在测试开始时通过串口总线将要用到的配置下载到该ASIC；在测试不同裸晶时  ，通过串口方便地选用合适的配置 。 此外  ，ASIC的串行控制接口也有利于减小尺寸 。

采用1024个Kiowa ASIC组成的集成可编程接口矩阵(PIM)可支持4096个通道；通过在测试过程中对其进行配置  ，可以连接到16384个芯片管脚  ，从而达到利用同样的测试资源在不同时刻测试MCP中不同裸晶的目的 。

通过结构化测试程序开发UED登录入口  ，可以将不同裸晶的测试测试程序组合成MCP测试程序 。 对于由已有裸晶组合成的新MCP产品  ，能方便地生成新的测试程序  ，进一步减少开发时间降低成本和支持MCP产品演化 。

4.3 实验结果

实验在VERSATFST V5000工程测试系统上利用PIM进行  ，该平台有4个各有32个通道Test Site[12] 。 首先  ，每两个Test Site通过CRM模式组成64通道的超Test Site测试FLASH NOR和SRAM组成的2-裸晶MCP；测试结果是"单次测试"可有效进行  ，且配置灵活性很好 。 进一步  ，在该64通道的超Test Site上  ，成功测试了多达4个同样的2-裸晶MCP  ，即"单次测试"4个NOR裸晶、4个SRAM裸晶；而且对于耗时很多的FLASH NOR擦写测试  ，4个裸晶可实现并行测试 。 以上表明  ，MCP、最终测试在该平台上不仅可以有效进行  ，还意味着测试机获得了几乎4倍的并行度 。

故采用上述VERSA构架和PIM接口技术  ，针对主流的MCP芯片  ，UED登录入口实现了有效的最终测试；通过测试时间、测试并行度、测试成本的比较  ，该方案具有优势明显 。

5 结论

本文通过分析一般储存器自动测试设备的结构  ，分析储存器件MCP的测试特点  ，针对现有"多次测试"的缺点  ，以测试成本(Cost of Test)为主要分析因素  ，得出MCP测试方案应满足"单次测试"、构架灵活、接口有效三个标准 。 作为MCP最终测试的解决方案的实例  ，VERSATEST体现了ATE发展趋势  ，即以技术上的灵活性降低测试成本 。 其Tester-per-Site构架可降低测试时问、灵活支持MCP新产品；而其可编程接口矩阵(PIM)技术在保证空间要求、电性能、配置柔性的前提下  ，有效利用测试资源 。